Manual Reference Arty Z7
Arty Z7 platformek pêşkeftinê ya amade-kar e ku li dora Zynq-7000™ All System-on-Chip Bernamekirî (AP SoC) ji Xilinx hatî çêkirin. Mîmariya Zynq-7000 pêvajoyek du-core, 650 MHz () ARM Cortex-A9 bi mentiqa Xilinx 7-series Field Programmable Gate Array (FPGA) ve yek dike. Ev pevhevbûn derfetê dide ku meriv pêvajoyek hêzdar bi komek bêhempa ya nermalava pênaskirî û kontrolkeran ve bigire, ku ji hêla we ve ji bo serîlêdana armancê hatî çêkirin.
Amûrên Vivado, Petalinux, û SDSoC her yek rêyek nêzik di navbera pênasekirina koma xweya dorhêlê ya xwerû û gihandina fonksiyona wê heya OS-ya Linux () an bernameyek metala tazî ya ku li ser pêvajoyê dimeşîne de peyda dike. Ji bo kesên ku li ezmûnek sêwirana mantiqa dîjîtal a kevneşopî digerin, di heman demê de gengaz e ku hûn guh nedin pêvajoyên ARM û FPGA-ya Zynq-ê wekî ku hûn FPGA-ya Xilinx-ê din bername bikin. Digilent ji bo Arty Z7 hejmarek materyal û çavkaniyan peyda dike ku dê we zû bi amûra xweya bijartî ragihîne û bixebite.
Manual Reference Arty Z7 [Reference.Digilentinc]
Destûra Vê Referansê dakêşin
- Ev destana referansê hîna ji bo daxistinê peyda nabe.
Features
ZYNQ Processor
- Pêvajoya Cortex-A650 dual-core 9MHz
- Kontrolkerê bîranîna DDR3 bi 8 kanalên DMA û 4 portên AXI3 Slave yên Performansa Bilind
- Kontrolkerên dorhêl ên bi firehiya bilind: 1G Ethernet, USB 2.0, SDIO
- Kontrolkerê dorhêlê-bandê kêm: SPI, UART, CAN, I2C
- Bernamekirî ji JTAG, Quad-SPI flash, û karta microSD
- Mantiqa bernamekirî bi Artix-7 FPGA re wekhev e
Bîr
- 512 MB DDR3 bi otobusê 16-bit @ 1050Mbps
- 16 MB Quad-SPI Flash bi 48-bit-ya ku ji hêla fabrîkî ve hatî bernamekirin li seranserê gerdûnî ya bêhempa ya EUI-48/64™ nasnavê lihevhatî
- hêlînê microSD
Erk
- Ji USB an ji çavkaniyek hêza derveyî ya 7V-15V tê hêz kirin
USB û Ethernet
- Gigabit Ethernet PHY
- USB-JTAG Programming circuitry
- pira USB-UART
- USB OTG PHY (tenê mêvandar piştgirî dike)
Deng û Vîdyo
- Porta lavaboyê HDMI (inket)
- Porta çavkaniyê HDMI (derketin)
- PWM derana dengî ya mono bi jackê 3.5mm ve tê ajotin
Switches, Push-buttons, and LEDs
- 4 bişkokên bişkojk
- 2 slide switches
- 4 LED
- 2 RGB LED
Berfirehkirina Connectors
- Du portên Pmod
- 16 Tevahiya FPGA I/O
- Girêdana Arduino/chipKIT Shield
- Bi tevahî 49 FPGA I/O (li tabloya jêrîn binêre)
- 6 Têketinên Analog 0-3.3V yek-ended ji bo XADC
- 4 Cûdahî 0-1.0V têketinên analog ji bo XADC
Vebijêrkên Kirînê
Arty Z7 dikare bi Zynq-7010 an Zynq-7020 barkirî were kirîn. Van her du guhertoyên hilberên Arty Z7 bi rêzdarî wekî Arty Z7-10 û Arty Z7-20 têne binav kirin. Dema ku belgeya Digilent fonksiyonek ku ji van her du guhertoyan re hevpar e vedibêje, ew bi hev re wekî "Arty Z7" têne binav kirin. Dema ku danasîna tiştek ku tenê ji guhertoyek taybetî re hevpar e, dê variant bi eşkere bi navê xwe were gotin.
Cûdahiya tenê di navbera Arty Z7-10 û Arty Z7-20 de kapasîteyên beşa Zynq û mîqdara I/O ya ku li ser girêdana mertalê heye heye. Pêvajoyên Zynq her du jî xwedî heman kapasîteyê ne, lê -20 xwedan FPGA-ya hundurîn 3 carî ji -10-ê mezintir e. Cûdahiyên di navbera her du variantan de li jêr têne kurt kirin:
| Guhertoya Hilberê | Arty Z7-10 | Arty Z7-20 |
| Zynq Part | XC7Z010-1CLG400C | XC7Z020-1CLG400C |
| 1 MSPS Li ser-çîp ADC () | Erê | Erê |
| Tabloyên Lêgerînê (LUT) | 17,600 | 53,200 |
| Flip-Flops | 35,200 | 106,400 |
| Deste RAM () | 270 KB | 630 KB |
| Clock Management Tiles | 2 | 4 |
| Mertalê Berdest I/O | 26 | 49 |
Li ser Arty Z7-10, rêza hundurê mertalê dîjîtal (IO26-IO41) û IOA (ku wekî IO42 jî tê binav kirin) bi FPGA-yê ve ne girêdayî ne, û A0-A5 tenê dikare wekî têketina analog were bikar anîn. Ev ê bandorê li fonksiyona piraniya mertalên Arduino yên heyî neke, ji ber ku pir kes vê rêza hundurîn a nîşaneyên dîjîtal bikar neynin.
Ji bo vekirina amûrê Xilinx SDSoC, panel dikare bi tenê an jî bi qursek were kirîn. Pîşeya SDSoC destûrnameyek 1-salî vedike û tenê bi Arty Z7 re dikare were bikar anîn. Piştî ku destûr qediya, her guhertoya SDSoC ya ku di vê heyama 1-salê de hatî berdan dikare bêdawî were bikar anîn. Ji bo bêtir agahdarî li ser kirînê, li Rûpelê Hilbera Arty Z7 binêre (http://store.digilentinc.com/artyz7-apsoc-zynq-7000-development-board-for-makers-and-hobbyists/).
Di dema kirînê de, her weha gengaz e ku meriv qerta microSD, dabînkirina hêzê 12V 3A, û kabloya micro USB-yê wekî ku hewce bike lê zêde bike.
Bala xwe bidinê ku ji ber FPGA-ya piçûktir a di Zynq-7010 de, ew ne pir xweş e ku meriv di SDSoC de ji bo sepanên vîzyonê yên binavkirî were bikar anîn. Em pêşniyar dikin ku mirov Arty Z7-20 bikirin heke ew bi van celeb sepanan re eleqedar dibin.
Cûdahî ji PYNQ-Z1
Arty Z7-20 heman SoC bi PYNQ-Z1 re parve dike. Ji hêla taybetmendiyê ve, Arty Z7-20 têketina mîkrofonê winda dike, lê bişkojek Vegerandina Hêzdarkirinê zêde dike. Nermalava ku ji bo PYNQ-Z1 hatî nivîsandin divê ji bilî têketina mîkrofonê, ku pina FPGA-ya wê negirêdayî maye, neguhêrbar bixebite.
Piştgiriya Software
Arty Z7 bi tevahî bi performansa bilind Vivado Design Suite ya Xilinx re hevaheng e. Vê amûran sêwirana mantiqa FPGA-yê û pêşkeftina nermalava ARM-ê bi navgînek sêwirana hêsan-karsaz û xwerû dihewîne. Ew dikare ji bo sêwirana pergalên her tevlihevî were bikar anîn, ji pergalek xebitandinê ya bêkêmasî ku gelek serîlêdanên serverê bi hev re dixebitîne, heya bernameyek tazî-metal a hêsan ku hin LED-an kontrol dike.
Di heman demê de gengaz e ku meriv Zynq AP SoC wekî FPGA-ya serbixwe ji bo kesên ku ne eleqedar in ku di sêwirana xwe de pêvajokê bikar bînin derman bikin. Ji serbestberdana Vivado 2015.4 ve, taybetmendiyên Analîzatorê Mantiqî û Senteza Asta Bilind a Vivado ji bo hemî karanîna belaş in. WebArmancên PACK, ku Arty Z7 tê de ye. Logic Analyzer bi mantiqê debuggkirinê re dibe alîkar, û amûra HLS dihêle hûn koda C rasterast di HDL de berhev bikin.
Platformên Zynq ji bo vehewandina armancên Linux-ê xweş in, û Arty Z7 ne îstîsna ye. Ji bo ku ji we re bibe alîkar ku hûn dest pê bikin, Digilent projeyek Petalinux peyda dike ku dê we zû bi pergalek Linux-ê ragihîne û bixebite. Ji bo bêtir agahdarî, binêre Navenda Çavkaniyê ya Arty Z7 (https://reference.digilentinc.com/reference/programmable-logic/arty-z7/start).
Arty Z7 di heman demê de dikare di hawîrdora SDSoC ya Xilinx de jî were bikar anîn, ku dihêle hûn bernameyên bilezkirî yên FPGA û boriyên vîdyoyê bi hêsanî di hawîrdorek bi tevahî C/C++ de sêwirînin. Ji bo bêtir agahdarî li ser SDSoC, li ser binêre Malpera Xilinx SDSoC
(https://www.xilinx.com/products/design-tools/software-zone/sdsoc.html). Digilent dê di wextê de ji bo serbestberdana SDSoC 2017.1 platformek Vîdyoyê ya bi piştgirîya Linux-ê azad bike. Têbînî ku ji ber FPGA-ya piçûktir a di Arty Z7-10 de, tenê demoyên pêvajoyek vîdyoyê yên pir bingehîn bi wê platformê re hene. Digilent Arty Z7-20 ji bo kesên ku bi pêvajoya vîdyoyê re eleqedar dibin pêşniyar dike.
Kesên ku bi amûrên kevntir ên Xilinx ISE / EDK yên ji berî ku Vivado were berdan nas dikin, dikarin hilbijêrin ku Arty Z7 di wê amûrê de bikar bînin. Digilent ji bo piştgirîkirina vê yekê gelek materyal tune, lê hûn her gav dikarin li ser alîkariyê bixwazin Digilent Forum (https://forum.digilentinc.com).
Supplies Power
Arty Z7 dikare ji Digilent USB-J were hêzdar kirinTAG-Pergeha UART (J14) an ji celebek din a çavkaniyek hêzê, wekî pîlê an dabînkirina hêza derveyî. Jumper JP5 (nêzîkî veguherîna hêzê) diyar dike ka kîjan çavkaniya hêzê tê bikar anîn.
Portek USB 2.0 dikare li gorî taybetmendiyan herî zêde 0.5A niha bide. Pêdivî ye ku ev ji bo sêwiranên tevliheviya kêmtir hêzek têr peyda bike. Serîlêdanên bêtir daxwazkar, di nav de yên ku gelek panelên dorhêl an cîhazên din ên USB-yê dimeşînin, dibe ku ji porta USB-ê ku dikare peyda bike bêtir hêz hewce bike. Di vê rewşê de, mezaxtina hêzê dê zêde bibe heya ku ew ji hêla mêvandarê USB-ê ve were sînorkirin. Ev sînor di navbera hilberînerên komputerên mêvandar de pir diguhere û bi gelek faktoran ve girêdayî ye. Dema ku di sînorê niha de, carekê voltagRêlên ku di bin nirxa xweya binavkirî de dadikevin, Zynq bi sînyala Power-on Reset vegere û xerckirina hêzê vedigere nirxa xweya bêkar. Di heman demê de, dibe ku hin serîlêdan bêyî ku bi porta USB-ya PC-yê ve girêdayî bin bixebitin. Di van rewşan de, dabînkerek hêzek derveyî an baterî dikare were bikar anîn.
Dabînkirina hêzê ya derve (mînak wartûya dîwêr) dikare bi têkelkirina wê di qulika hêzê (J18) û danîna jumper JP5 li ser "REG" were bikar anîn. Pêdivî ye ku pêdivî ye ku fîşekek 2.1 mm-ya hundurê 7 mm-ya navîn-erênî bikar bîne, û 15VDC heya XNUMXVDC radest bike. Pêdiviyên guncan dikarin ji Digilentê werin kirîn webmalper an bi navgîniya firoşkarên katalogê yên mîna DigiKey. Dabînkirina hêzê voltagJi jor 15VDC dibe ku bibe sedema zirarek mayînde. Pêvekek hêzek derveyî ya maqûl bi kîta aksesûarê Arty Z7 re tê de heye.
Mîna karanîna dabînkerek hêzek derveyî, ji bo hêza Arty Z7-ê bi girêdana wê bi girêdana mertalê ve û danîna jumper JP5 li "REG" dikare bataryek were bikar anîn. Divê termînala erênî ya pîlê bi pîneya bi sernavê "VIN" ya li ser J7 ve were girêdan, û termînala neyînî divê bi pîneya bi navnîşana GND () li ser J7 ve were girêdan.
Li ser Texas Instruments TPS65400 PMU ji têketina hêza sereke pêdiviyên 3.3V, 1.8V, 1.5V, û 1.0V diafirîne. Tablo 1.1 agahdariya zêde peyda dike (rayên tîpîk bi xurtî bi veavakirina Zynq ve girêdayî ne û nirxên ku têne peyda kirin ji sêwiranên mezinahiya navîn / leza navîn in).
Arty Z7 xwedan guhezek hêzê nîne, ji ber vê yekê dema ku çavkaniyek hêzê bi JP5 ve were girêdan û hilbijartî ew ê her gav were vekêşandin. Ji bo vesazkirina Zynq bêyî veqetandin û vegerandina dabînkirina hêzê, bişkoka sor ya SRST dikare were bikar anîn. Nîşana hêzê ya LED () (LD13) dema ku hemî rêlên dabînkirinê digihîjin voltaja xweya binavkirî pêve yetage.
| Erzaq | Circuits | Current (max/typical) |
| 3.3V | FPGA I/O, portên USB, Saet, Ethernet, hêlîna SD, Flash, HDMI | 1.6A/0.1A ber 1.5A |
| 1.0V | FPGA, Ethernet Core | 2.6A/0.2A ber 2.1A |
| 1.5V | DDR3 | 1.8A/0.1A ber 1.2A |
| 1.8V | Alîkariya FPGA, I/O Ethernet, Kontrolker USB | 1.8A/0.1A ber 0.6A |
Tablo 1.1. Dabînkirina hêzê ya Arty Z7.
Zynq APsoC Architecture
Zynq APsoC di du bine pergalên cihêreng de tê dabeş kirin: Pergala Pêvajoyê (PS) û Mantiqa Bernamekirî (PL). Xiflteya 2.1 serekî nîşan dideview ji mîmariya Zynq APsoC, bi PS-ya kesk ronîkirî û PL-ya zer. Têbînî ku kontrolkera PCIe Gen2 û transceivers Multi-gigabit li ser cîhazên Zynq-7020 an Zynq-7010 peyda nabin. 
(https://reference.digilentinc.com/_detail/zybo/zyng1.png?id=reference%3Aprogrammable-logic%3Aarty-z7%3Areference-manual)
Wêne 2.1 Mîmariya Zynq APsoC
PL hema hema bi Xilinx 7-series Artix FPGA re wekhev e, ji bilî ku ew çend port û otobusên diyarkirî hene ku wê bi PS-ê ve girêdayî ye. Di heman demê de PL-ê wekî FPGA-ya rêza 7-a tîpîk heman amûra mîhengê nagire, û divê ew rasterast ji hêla pêvajoyê ve an jî bi J-ê ve were mîheng kirin.TAG bender.
PS ji gelek hêmanan pêk tê, di nav de Yekîneya Pêvajoya Serlêdanê (APU, ku tê de 2 pêvajoyên Cortex-A9 tê de), Mîmariya Otobusê ya Pêşketî (AMBA) Têkilî, Kontrolkerê Bîra DDR3, û kontrolkerên cîhêreng ên derdorê bi ketin û derketinên xwe yên ku ji 54 veqetandî re piralî ne. pin (ku jê re tê gotin I/O Multiplexed, an jî pinên MIO). Kontrolkerên dorhêl ên ku ketin û derketinên wan bi pinên MIO-yê ve ne girêdayî ne dikarin li şûna wê I/O-ya xwe bi navgîniya PL-ê, bi navbeynkariya Extended-MIO (EMIO) rêve bikin. Kontrolkerên dorhêl bi pêvajoyan ve wekî xulam bi riya pêwendiya AMBA ve têne girêdan û tomarên kontrolê yên xwendinî/nivîsbar ên ku di cîhê bîranîna pêvajoyê de navnîşan in hene. Mantiqa bernamekirî di heman demê de wekî xulamek bi pêwendiyê ve girêdayî ye, û sêwiran dikarin di tevna FPGA-yê de gelek naverok bicîh bikin ku her yek di heman demê de qeydên kontrolê yên navnîşan jî hene. Wekî din, navikên ku di PL-ê de têne bicîh kirin dikarin qutkirinan li pêvajokeran derxînin (girêdanên ku di Fig. 3-ê de nayên xuyang kirin) û gihîştina DMA-yê li bîra DDR3 pêk bînin.
Gelek aliyên mîmariya Zynq APsoC hene ku li derveyî çarçoveya vê belgeyê ne. Ji bo ravekirinek bêkêmasî û bikêrhatî, serî li ser bidin Destana Referana Teknîkî ya Zynq ug585-Zynq-7000TRM [PDF]
Tablo 2.1 hêmanên derveyî yên ku bi pinên MIO yên Arty Z7 ve girêdayî ne diyar dike. Pêşniyarên Zynq File li ser hatiye dîtin Navenda Çavkaniyê ya Arty Z7 (https://reference.digilentinc.com/reference/programmable-logic/arty-z7/start) dikare di EDK û Vivado Sêwiranan de were guheztin da ku PS-ê bi rêkûpêk mîheng bike da ku bi van dorhêlan re bixebite.
| MIO 500 3.3 V | Peripherals |
| Derzî | ENET 0 | SPI Flash | USB 0 | Lewha | UART 0 |
| 0 (N/C) | |||||
| 1 | CS () | ||||
| 2 | DQ0 | ||||
| 3 | DQ1 | ||||
| 4 | DQ2 | ||||
| 5 | DQ3 | ||||
| 6 | SCLK () | ||||
| 7 (N/C) | |||||
| 8 | SLCK FB | ||||
| 9 | Ethernet Reset | ||||
| 10 | Qutkirina Ethernet | ||||
| 11 | USB Over Current | ||||
| 12 | Shield Reset | ||||
| 13 (N/C) | |||||
| 14 | Ketina UART | ||||
| 15 | Derketina UART |
| MIO 501 1.8V | Peripherals | ||
| Derzî | ENET 0 | USB 0 | SDIO 0 |
| 16 | TXCK | ||
| 17 | TXD0 | ||
| 18 | TXD1 | ||
| 19 | TXD2 | ||
| 20 | TXD3 | ||
| 21 | TXCTL | ||
| 22 | RXCK | ||
| 23 | RXD0 | ||
| 24 | RXD1 | ||
| 25 | RXD2 | ||
| 26 | RXD3 | ||
| 27 | RXCTL | ||
| 28 | DATA4 | ||
| 29 | DIR | ||
| 30 | STP | ||
| 31 | NXT | ||
| 32 | DATA0 | ||
| 33 | DATA1 | ||
| 34 | DATA2 | ||
| 35 | DATA3 | ||
| 36 | CLK | ||
| 37 | DATA5 | ||
| 38 | DATA6 | ||
| 39 | DATA7 | ||
| 40 | CCLK | ||
| 41 | CMD | ||
| 42 | D0 | ||
| 43 | D1 | ||
| 44 | D2 | ||
| 45 | D3 | ||
| 46 | RESETN | ||
| 47 | CD | ||
| 48 (N/C) | |||
| 49 (N/C) | |||
| 50 (N/C) | |||
| 51 (N/C) | |||
| 52 | MDC | ||
| 53 | MDIO |
Veavakirina Zynq
Berevajî cîhazên Xilinx FPGA, cîhazên APSoC yên wekî Zynq-7020 li dora pêvajoyê têne sêwirandin, ku wekî masterê tevna mantiqa bernamekirî û hemî dorhêlên din ên li ser-çîpê di pergala pêvajoyê de tevdigere. Ev dibe sedem ku pêvajoya bootê ya Zynq ji FPGA-yê bêtir mîna ya mîkrokontrollerek be. Ev pêvajo pêvajoyek barkirin û pêkanîna Wêneyek Zynq Boot, ku S-ya Yekem tê de ye, vedihewîne.tage Bootloader (FSBL), bitstreamek ji bo veavakirina mantiqa bernamekirî (vebijarkî), û serîlêdana bikarhêner. Pêvajoya bootê di sê syan de tê şikandintages:
Stage 0
Piştî ku Arty Z7 were çalak kirin an Zynq were vesaz kirin (di nermalavê de an bi tikandina SRST-ê), yek ji pêvajoyên (CPU0) dest bi darvekirina perçeyek hundurîn a kodek tenê-xwendewarî ya bi navê BootROM dike. Ger û tenê heke Zynq tenê hate pêve kirin, BootROM dê pêşî rewşa pîneyên modê bixe nav qeyda modê (pinikên modê li ser Arty Z4 bi JP7 ve têne girêdan). Ger BootROM ji ber bûyerek vesazkirinê were darve kirin, wê hingê pêlên modê nayên girtin, û rewşa berê ya qeyda modê tê bikar anîn. Ev tê vê wateyê ku Arty Z7 hewceyê çerxek hêzê ye da ku her guhertinek di jumpera moda bernamekirinê (JP4) de tomar bike. Dûv re, BootROM FSBLek ji forma bîranîna ne-hilweşîn a ku ji hêla qeyda modê ve hatî destnîşan kirin li 256 KB RAM-a hundurîn () di nav APU-yê de (bi navê Bîra On-Chip, an OCM) kopî dike. Pêdivî ye ku FSBL di nav wêneyek Zynq Boot de were pêçandin da ku BootROM bi rêkûpêk wê kopî bike. Tişta paşîn ku BootROM dike ev e ku di OCM de darvekirinê radestî FSBL bike.
Stage 1
Di vê stage, FSBL yekem mîhengkirina pêkhateyên PS-ê, wek kontrolkerê bîra DDR, diqedîne. Dûv re, heke bitstreamek di Zynq Boot Wêneyê de hebe, ew tê xwendin û ji bo mîhengkirina PL-ê tê bikar anîn. Di dawiyê de, serîlêdana bikarhêner ji Zynq Boot Wêneyê di bîranînê de tê barkirin, û darvekirin jê re tê dayîn.
Stage 2
The s dawîtage pêkanîna serîlêdana bikarhêner e ku ji hêla FSBL ve hatî barkirin. Ev dikare her cûre bernameyek be, ji sêwirana hêsan a "Hello World" heya S-ya Duyemîntage Boot loader ji bo bootkirina pergalek xebitandinê ya mîna Linux-ê tê bikar anîn. Ji bo ravekirinek berfirehtir a pêvajoya bootê, serî li Beşa 6-ê bidin Destûra Çavkaniya Teknîkî ya Zynq (Alîkarî [PDF]).
Wêneya Zynq Boot bi Kit Pêşveçûna Nermalava Vivado û Xilinx (Xilinx SDK) tê afirandin. Ji bo agahdariya li ser çêkirina vê wêneyê ji kerema xwe serî li belgeyên Xilinx ên berdest ên van amûran bidin.
Arty Z7 sê modên bootê yên cihêreng piştgirî dike: microSD, Quad SPI Flash, û JTAG. Moda bootê bi karanîna Mode Jumper (JP4) ve tê hilbijartin, ku bandorê li rewşa pîneyên veavakirina Zynq-ê piştî çalakkirinê dike. Xiflteya 3.1 diyar dike ka pîneyên veavakirina Zynq çawa li ser Arty Z7 têne girêdan.
(https://reference.digilentinc.com/_detail/reference/programmable-logic/arty-z7/arty-z7-config.png?d=reference%3Aprogrammable-ogic%3Aartyz7%3Areference-manual)
jimar 3.1. Pînên veavakirina Arty Z7.
Sê awayên bootê di beşên jêrîn de têne diyar kirin.
Moda Bootê ya microSD
Arty Z7 piştgirî dide bootkirina ji qerta microSD ya ku têxe girêdana J9. Pêvajoya jêrîn dê bihêle ku hûn Zynq-ê ji microSD-ê bi Wêneyek standard Zynq Boot-ê ku bi amûrên Xilinx-ê ve hatî çêkirin ve bidin destpêkirin:
- Karta microSD bi FAT32 format bikin file sîstem.
- Wêneya Zynq Boot-a ku bi Xilinx SDK-ê hatî çêkirin li qerta microSD-ê kopî bikin.
- Navê wêneya Zynq Boot-ê ya li ser qerta microSD bi BOOT.bin veguhezînin.
- Qerta microSD ji komputera xwe derxînin û têxin têkelê J9 li ser Arty Z7.
- Çavkaniyek hêzê bi Arty Z7 ve girêdin û wê bi karanîna JP5 hilbijêrin.
- Li ser JP4-ê yek jemper bi cîh bikin, du pîneyên jorîn kurt bikin (bi "SD" tê navnîş kirin).
- Li ser panelê vekin. Naha panel dê wêneyê li ser qerta microSD boot bike.
Moda Bootê ya Quad SPI
Arty Z7 xwedan Flashek Quad-SPI ya 16 MB ye ku Zynq dikare jê re were destpêkirin. Belgekirina ku ji Xilinx-ê peyda dibe diyar dike ka meriv çawa Xilinx SDK-ê bikar tîne da ku Wêneyek Boot-a Zynq-ê di nav amûrek Flash-ê ya ku bi Zynq-ê ve girêdayî ye bername bike. Dema ku Quad SPI Flash bi wêneyek Zynq Boot-ê hate barkirin, gavên jêrîn dikarin werin şopandin ku ji wê were boot kirin:
- Çavkaniyek hêzê bi Arty Z7 ve girêdin û wê bi karanîna JP5 hilbijêrin.
- Li ser JP4-ê yek jemper bi cîh bikin, du pêlên navendê kurt bikin (bi navê "QSPI").
- Li ser panelê vekin. Tablo dê naha wêneya ku di quad SPI flashê de hatî hilanîn boot bike.
JTAG Moda Boot
Dema ku li JTAG moda bootê, pêvajo dê li bendê bimîne heya ku nermalavê ji hêla komputerek mêvandar ve bi karanîna amûrên Xilinx ve were barkirin. Piştî ku nermalavê hate barkirin, gengaz e ku hûn bihêlin ku nermalavê dest bi darvekirinê bike, an jî bi karanîna Xilinx SDK re rêz bi rêz bi rê ve bibe.
Di heman demê de gengaz e ku meriv rasterast PL-yê li ser J-yê mîheng bikeTAG, serbixwe ji processor. Ev dikare bi karanîna Servera Hardware Vivado were kirin.
Arty Z7 ji bo bootkirina Cascaded J-ê hatî mîheng kirinTAG moda, ku dihêle ku PS-ê bi heman J-ê ve were gihandinTAG port wek PL. Di heman demê de gengaz e ku Arty Z7 di Independent J de were boot kirinTAG mode bi barkirina jumperek li JP2 û kurtkirina wê. Ev ê bibe sedem ku PS ji J-ya serhêl negihîjeTAG circuitry, û tenê PL dê di zincîra şopandinê de xuya bibe. Ji bo gihîştina PS-ê li ser JTAG dema ku li serbixwe JTAG modê, bikarhêner neçar in ku îşaretan ji bo PJ-ê rêve bikinTAG periferîkî li ser EMIO, û amûrek derveyî bikar bînin ku pê re têkilî daynin.
Quad SPI Flash
Arty Z7 quad SPI serial NOR flash vedigire. Spansion S25FL128S li ser vê panelê tê bikar anîn. Bîra Flash-ê Multi-I/O SPI ji bo peydakirina kod û hilanîna daneyê ne-hilweşîn tê bikar anîn. Ew dikare ji bo destpêkirina binepergala PS-ê û hem jî mîhengkirina bine-pergala PL-ê were bikar anîn. Taybetmendiyên cîhaza têkildar ev in:
- 16 MB ()
- Piştgiriya x1, x2, û x4
- Leza otobusê heya 104 MHz (), piştgirî dide rêjeyên veavakirina Zynq @ 100 MHz (). Di moda Quad SPI de, ev 400Mbs tê wergerandin
- Powered from 3.3V
SPI Flash bi Zynq-7000 APsoC ve girêdide û pêwendiya Quad SPI piştgirî dike. Ev hewce dike ku pêwendiya bi pinên taybetî yên di MIO Bank 0/500 de, bi taybetî MIO[1:6,8] ku di daneya Zynq de hatî destnîşan kirin. Moda bersivdayînê ya Quad-SPI tê bikar anîn, ji ber vê yekê qspi_sclk_fb_out/MIO[8] tê hiştin ku bi serbestî were guheztin û tenê bi 20K berxwedanek vekêşana 3.3V ve girêdayî ye. Ev rê dide frekansa demjimêra Quad SPI ji FQSPICLK2 mezintir (Binêre Destûra Çavkaniya Teknîkî ya Zynq
( ug585-Zynq-7000-TRM [PDF]) ji bo bêtir li ser vê).
Bîra DDR
Arty Z7 pêkhateyên bîranîna IS43TR16256A-125KBL DDR3 vedigire ku rêzek yekane, navbeynkariya fireh a 16-bit, û bi tevahî 512 MiB kapasîteyê diafirîne. DDR3 di binpergala Pêvajoyê (PS) de, wekî ku di belgeya Zynq de hatî destnîşan kirin, bi kontrolkera bîranîna hişk ve girêdayî ye.
PS navgînek porta bîranîna AXI, kontrolkerek DDR, PHY-ya têkildar, û bankek I/O ya diyarkirî vedihewîne. Leza pêwendiya bîranîna DDR3 heya 533 MHz ()/1066 Mbps tê piştgirî kirin¹.
Arty Z7 bi 40 ohms (+/-10%) impedansa şopê ji bo îşaretên yek-dawî hate rêve kirin, û demjimêr û strobeyên cûda li ser 80 ohms (+/-10%) hate danîn. Taybetmendiyek bi navê DCI (Împedansa Kontrolkirî ya Dîjîtal) tê bikar anîn da ku hêza ajotinê û impedance bidawîkirina pinên PS-ê bi impedanceya şopandinê re têkildar bike. Ji aliyê bîrê ve, her çîp bi karanîna berxwedanek 240-ohm a li ser pina ZQ-ê bidawîbûna xwe û hêza ajotinê kalîbr dike.
Ji ber sedemên plansaziyê, du komên byte yên daneyê (DQ[0-7], DQ[8-15]) hatin guheztin. Ji bo heman bandorê, bitsên daneyê yên di hundurê komên byte de jî hatin guheztin. Ev guhertin ji bikarhêner re zelal in. Di tevahiya pêvajoya sêwiranê de, rêwerzên Xilinx PCB hatin şopandin.
Hem çîpên bîranînê û hem jî banka PS DDR-ê ji dabînkirina 1.5V tê hêz kirin. Referansa navîn a 0.75V bi dabeşkerek berxwedanê ya hêsan tê afirandin û ji Zynq re wekî referansek derveyî peyda dibe.
Ji bo xebitandina birêkûpêk, pêdivî ye ku kontrolkera bîranîna PS bi rêkûpêk were mîheng kirin. Mîheng ji bîhnfirehiya bîranîna rastîn bigire heya derengiya şopa panelê. Ji bo rehetiya we, pêşdibistanên Zynq file ji bo Arty Z7 li ser tê peyda kirin navenda çavkaniyê
(https://reference.digilentinc.com/reference/programmable-logic/arty-z7/start) û bixweber bingeha IP-ya Pergala Pêvajoya Zynq bi pîvanên rast mîheng dike.
Ji bo performansa çêtirîn DDR3, perwerdehiya DRAM-ê ji bo nivîsandina astê, deriyê xwendinê û vebijarkên çavê daneyê di Amûra Vesazkirina PS-ê de di amûrên Xilinx de tê çalak kirin. Perwerde ji hêla kontrolker ve bi dînamîk ve tête kirin da ku derengiyên panelê, guheztinên pêvajoyê û dravê germahiyê hesab bike. Nirxên destpêkê yên çêtirîn ji bo pêvajoya perwerdehiyê derengiya panelê (derengiya belavbûnê) ji bo hin nîşanên bîranînê ne.
Derengiya panelê ji bo her yek ji komên byte têne diyar kirin. Van pîvanan-taybetî panelê ne û ji raporên dirêjahiya şopa PCB-ê hatine hesibandin. Nirxên Derengiya DQS ber CLK û Derengiya panelê bi taybetî ji sêwirana PCB-ya navberê ya bîranîna Arty Z7 têne hesibandin.
Ji bo bêtir agahdarî li ser operasyona kontrolkerê bîranînê, serî li Xilinx bidin Destûra Çavkaniya Teknîkî ya Zynq ( ug585-Zynq-7000-TRM [PDF]).
¹Frekansa demjimêra rastîn a herî zêde 525 MHz () li ser Arty Z7 ji ber sînorkirina PLL ye.
Pira UART USB (Bendera Serial)
Arty Z7 pira FTDI FT2232HQ USB-UART (girêdayî girêdana J14) vedihewîne ku dihêle hûn serîlêdanên PC-yê bikar bînin
bi panelê re bi karanîna fermanên porta COM standard (an navrûya TTY ya li Linux-ê) re têkilî daynin. Ajokar bixweber di Windows û guhertoyên nû yên Linux de têne saz kirin. Daneyên porta serial bi Zynq re bi karanîna portek rêzikî ya du-têl (TXD / RXD) ve têne guhertin. Piştî ku ajokar têne saz kirin, emrên I/O dikarin ji PC-ya ku berbi porta COM ve hatî rêve kirin werin bikar anîn da ku seyrûsefera daneya serial li ser pinên Zynq hilberîne. Port bi pinên PS (MIO) ve girêdayî ye û dikare bi kontrolkera UART re bi hev re were bikar anîn.
Pêşniyarên Zynq file (di nav de heye Navenda Çavkaniyê ya Arty Z7 (https://reference.digilentinc.com/reference/programmable-logic/arty-z7/start))
balê dikişîne ser nexşeya Pînên MIO-ya rast li ser kontrolkerê UART 0 û pîvanên protokola xwerû ya jêrîn bikar tîne: 115200 rêjeya baud, 1 bit rawestgeh, bê parîtî, dirêjahiya karaktera 8-bit.
Du LED-yên statûya serhêl li ser seyrûsefera ku di benderê re diherike bertekên dîtbar peyda dikin: LED-a veguheztinê () (LD11) û LED-a wergirtinê () (LD10). Navên îşaretê yên ku rê nîşan didin ji xala-yê- ne.view ya DTE (Amûrên Termînalê Daneyên), di vê rewşê de PC.
FT2232HQ ji bo Digilent USB-J jî wekî kontrolker tê bikar anînTAG circuitry, lê USB-UART û USB-JTAG fonksiyon bi tevahî ji hev serbixwe tevdigerin. Bernamesazên ku dixwazin fonksiyona UART ya FT2232-ê di hundurê sêwirana xwe de bikar bînin, ne hewce ne ku ji J-yê xeman bibin.TAG çerxa ku bi veguheztina daneya UART re mudaxele dike, û berevajî. Kombûna van her du taybetmendiyan di yek amûrekê de dihêle ku Arty Z7 were bernamekirin, bi UART re were ragihandin, û ji komputerek ku bi yek kabloyek Micro USB ve girêdayî ye were hêz kirin.
Nîşana DTR ji kontrolkera UART ya li ser FT2232HQ bi MIO12 ya cîhaza Zynq ve bi JP1 ve girêdayî ye. Ger Arduino IDE were veguheztin da ku bi Arty Z7 re bixebite, ev jumper dikare were kurt kirin û MIO12 dikare were bikar anîn da ku Arty Z7 di rewşek "amade ye ku nexşeyek nû bistîne". Ev ê tevgerê boot-loaders IDE-ya tîpîk a Arduino bike.
MicroSD Slot
Arty Z7 hêlînek MicroSD (J9) peyda dike ji bo hilanîna bîranîna derveyî ya nehilber û hem jî bootkirina Zynq. Slot bi Bank 1/501 MIO[40-47] ve girêdayî ye, di nav de Detect Qert. Li aliyê PS-ê, SDIO 0 ya periferîkî ji van pinan re tête nexşandin û pêwendiya bi qerta SD-ê re kontrol dike. The pinout dikare di Tabloya 7.1 de were dîtin. Kontrolkera dorhêl modên veguheztina SD 1-bit û 4-bit piştgirî dike lê moda SPI piştgirî nake. Li ser bingeha Destûra Çavkaniya Teknîkî ya Zynq ( Alîkarî [PDF]), Moda mêvandarê SDIO tenê moda piştgirî ye.
| Navê sînyala | Terîf | Zynq Pin | Pin Slot SD |
| SD_D0 | Daneyên[0] | MIO42 | 7 |
| SD_D1 | Daneyên[1] | MIO43 | 8 |
| SD_D2 | Daneyên[2] | MIO44 | 1 |
| SD_D3 | Daneyên[3] | MIO45 | 2 |
| SD_CCLK | Seet | MIO40 | 5 |
| SD_CMD | Ferman | MIO41 | 3 |
| SD_CD | Card Detect | MIO47 | 9 |
Tablo 7.1. pinout microSD
Slota SD ji 3.3V tê hêzdar kirin lê bi MIO Bank 1/501 (1.8V) ve girêdayî ye. Ji ber vê yekê, veguherînerek asta TI TXS02612 vê wergerê pêk tîne. TXS02612 bi rastî berfirehkerek porta SDIO ya 2-port e, lê tenê fonksiyona wê ya veguheztina asta tê bikar anîn. Diyagrama girêdanê li ser jimar 7.1 tê dîtin. Nexşekirina pîneyên rast û mîhengkirina pêwendiyê ji hêla pêşdibistanên Arty 7 Zynq ve têne rêve kirin. file, li ser heye Navenda Çavkaniyê ya Arty Z7 (https://reference.digilentinc.com/reference/programmable-logic/arty-z7/start).
(https://reference.digilentinc.com/_detail/reference/programmable-logic/arty-z7/arty-z7-microsd.png?id=reference%3Aprogrammable-logic%3Aartyz7%3Areference-manual)
Wêne 7.1. sînyalên hêlînê microSD
Herdu qertên kêm-leza û bilez têne piştgirî kirin, frekansa demjimêra herî zêde 50 MHz (). Kartek pola 4 an çêtir e
pêşniyar kirin.
Ji bo agahdariya li ser ka meriv çawa ji qerta SD-ê boot dike, serî li beşa 3.1 bidin. Ji bo bêtir agahdarî, bişêwirin Destûra Çavkaniya Teknîkî ya Zynq ( ug585-Zynq-7000-TRM [PDF]).
Host USB
Arty Z7 yek ji du navberên PS USB OTG yên berdest li ser cîhaza Zynq bicîh tîne. Çîpek Transceiver Microchip USB3320 USB 2.0 bi navgînek ALPI ya 8-bit wekî PHY tê bikar anîn. PHY bi tevahî HS-USB Physical Front-End bi leza 480Mbs piştgirî dike. PHY bi MIO Bank 1/501 ve girêdayî ye, ku di 1.8V de hêzdar e. Perîfera usb0 li ser PS-ê tê bikar anîn, ku bi MIO[28-39] ve girêdayî ye. Têkiliya USB OTG-ê tête mîheng kirin ku wekî mêvandarek pêvekirî tevbigere. USB OTG û modên cîhaza USB-ê nayê piştgirî kirin.
Arty Z7 ji hêla teknîkî ve "mêvandarek pêvekirî" ye ji ber ku ew kapasîteya 150 μF ya ku li ser VBUS-ê hewce dike peyda nake da ku wekî mêvandarek-armanca gelemperî were pejirandin. Mimkun e ku hûn Arty Z7 biguhezînin da ku ew li gorî hewcedariyên mêvandarê USB-ya gelemperî tevbigere bi barkirina C41 bi kapasîtorek 150 μF. Tenê yên ku di zeftkirina hêmanên piçûk ên li ser PCB-yan de xwedî ezmûn in divê vê ji nû ve xebatê biceribînin. Gelek cîhazên dorhêl ên USB-ê bêyî barkirina C41-ê baş dixebitin. Ger Arty Z7 wekî mêvandarek pêvekirî an mêvandarek gelemperî tête mîheng kirin, ew dikare 500 mA li ser xeta 5V VBUS peyda bike. Bala xwe bidinê ku barkirina C41 dibe ku bibe sedem ku Arty Z7 dema ku Linux-ya pêvekirî boot bike dema ku ji porta USB-yê tê hêz kirin, ji nû ve were vegerandin, bêyî ku ferq bike ka cîhazek USB bi porta mêvandar ve girêdayî ye. Ev ji hêla tîrêjê vekêşana ku C41 dibe sedema dema ku kontrolkerê mêvandarê USB-ê çalak e û guhêrbarê hêza VBUS (IC9) vebe.
Bala xwe bidinê ku ger sêwirana we porta Mêvandarê USB-yê (binavkirî an-armanca gelemperî) bikar tîne, wê hingê divê Arty Z7 bi riya pîlê an adapterê dîwarê ku bikaribe bêtir hêz peyda bike (wek ya ku di nav kîteya pêvekêşana Arty Z7 de tê de heye) were hêz kirin.
Ethernet PHY
Arty Z7 Realtek RTL8211E-VL PHY bikar tîne da ku ji bo girêdana torê portek 10/100/1000 Ethernet bicîh bîne. PHY bi MIO Bank 501 (1.8V) ve girêdide û bi Zynq-7000 APsoC ve bi RGMII ve ji bo daneyê û MDIO ji bo rêveberiyê ve girêdayî ye. Nîşaneyên qutkirina alîkar (INTB) û vesazkirinê (PHYRSTB) bi rêzê ve bi pinên MIO MIO10 û MIO9 ve girêdidin.
Wêne 9.1. sînyalên PHY Ethernet
Piştî hêzbûnê, PHY bi Xweserî-Danûstandinên çalakkirî dest pê dike, leza girêdanê ya 10/100/1000 reklamê û duplex-ê tije dike. Ger hevalbendek ku bi Ethernet-ê ve girêdayî ye hebe, PHY bixweber pêwendiyek pê re saz dike, tevî ku Zynq nehatiye mîheng kirin.
Du LED-yên nîşana statûyê li ser pêveka girêdana RJ-45 hene ku seyrûseferê (LD9) û rewşa girêdana derbasdar (LD8) destnîşan dike. Tablo 9.1 reftariya xwerû nîşan dide.
| Karkirin | Sêwiraner | Rewş | Terîf |
| GIRÊK | LD8 | Steady On | Girêdana 10/100/1000 |
| 0.4s ON, 2s OFF | Girêdan, moda Ethernet-a bikêrhatî ya enerjiyê (EEE). | ||
| EWLEKARÎ | LD9 | Blinking | Veguheztin an wergirtin |
Tablo 9.1. LEDsên rewşa Ethernet.
Zynq du Kontrolkerên Gigabit Ethernet ên serbixwe vedihewîne. Ew 10/100/1000 nîv/tev-duplex Ethernet MAC-ê bicîh dikin. Ji van her duyan, GEM 0 dikare bi pinên MIO-ê yên ku PHY ve girêdayî ye were nexşandin. Ji ber ku banka MIO ji 1.8V tê hêzdar kirin, pêwendiya RGMII ajokarên 1.8V HSTL Class 1 bikar tîne. Ji bo vê standarda I/O, referansek derveyî 0.9V di banka 501 (PS_MIO_VREF) de tê peyda kirin. Nexşekirina pîneyên rast û mîhengkirina navberê ji hêla Arty Z7 Zynq Presets ve têne rêve kirin. file, li ser heye Navenda Çavkaniyê ya Arty Z7 (https://reference.digilentinc.com/reference/programmable-logic/arty-z7/start).
Her çend konfigurasyona hêza xwerû ya PHY-ê di pir serlêdanan de bes be jî, otobusa MDIO ji bo rêveberiyê heye. RTL8211E-VL di otobusa MDIO de navnîşana 5-bit 00001 tê veqetandin. Bi fermanên xwendin û nivîsandinê yên qeydkirî yên hêsan, agahdariya statûyê dikare were xwendin an veavakirin were guheztin. Realtek PHY ji bo veavakirina bingehîn nexşeyek qeydkirina standard-pîşesaziyê dişopîne.
Taybetmendiya RGMII bang dike ku wergir (RXC) û demjimêra (TXC) veguhezîne ku li gorî sînyalên daneyê (RXD[0:3], RXCTL û TXD[0:3], TXCTL) dereng bimîne. Rêbernameyên Xilinx PCB jî hewce dike ku ev dereng were zêdekirin. RTL8211E-VL dikare hem li ser TXC û hem jî RXC derengiyek 2ns têxe da ku şopên panelê ne hewce ne ku dirêjtir werin çêkirin.
PHY ji heman 50-ê ve tête demjimêr kirin MHz () oscillatorê ku Zynq PS-ê digire. Kapasîteya parazît a du bargiran têra xwe kêm e ku ji çavkaniyek yekane were avêtin.
Li ser torgilokek Ethernet, her nodek navnîşek MAC-a yekta hewce dike. Ji bo vê armancê, devera yek-car-bernamekirî (OTP) ya quad-SPI flash-ê li kargehê bi nasnameyek hevgirtî ya gerdûnî ya bêhempa ya 48-bit EUI-48/64™ hatî bernamekirin. Rêzeya navnîşana OTP [0x20; 0x25] nasnava ku di rêza baytê ya veguheztinê de yekem byte li navnîşana herî jêrîn e dihewîne. Binêre Daneyên bîra Flash (http://www.cypress.com/file/177966/download) ji bo agahdariya li ser meriv çawa bigihîje herêmên OTP. Dema ku Petalinux bikar bînin, ev bixweber di boot-loader-a U-boot de tête rêve kirin, û pergala Linux-ê bixweber tête mîheng kirin ku vê navnîşana MAC-ê ya bêhempa bikar bîne.
Ji bo bêtir agahdarî li ser karanîna Gigabit Ethernet MAC, serî li Destana Referana Teknîkî ya Zynq
( ug585-Zynq-7000-TRM [PDF]).
HDMI
Arty Z7 du lîmanên HDMI-ya nebufferkirî vedihewîne: yek porta çavkaniyê J11 (derketin), û yek porta lavaboyê J10 (derketin). Her du lîman bi tîpên HDMI- A-yê vegirên ku dane û îşaretên demjimêrê bi dawî dibin û rasterast bi Zynq PL-ê ve têne girêdan bikar tînin.
Her du pergalên HDMI û DVI heman standarda nîşana TMDS bikar tînin, ku rasterast ji hêla binesaziya I/O ya bikarhênerê Zynq PL ve tê piştgirî kirin. Di heman demê de, çavkaniyên HDMI-ya paşverû bi pêlavên DVI-ê re hevaheng in, û berevajî. Bi vî rengî, adapterên pasîf ên hêsan (li pir firotgehên elektronîkî peyda dibin) dikarin werin bikar anîn da ku çavdêriyek DVI bişopînin an têketinek DVI qebûl bikin. Parzûna HDMI tenê îşaretên dîjîtal dihewîne, ji ber vê yekê tenê moda DVI-D gengaz e.
Girêdanên HDMI yên 19-pîn sê kanalên daneya cihêreng, yek kanalek demjimêra cihêreng a pêncan vedihewîne GND () girêdan, otobusek Kontrola Elektronîkî ya Serfkaran (CEC) yek-têl, otobusek Kanala Daneya Daneyên Dîmenê (DDC) ya du-têl ku bi bingehîn otobusek I2C ye, îşaretek Hot Plug Detect (HPD), sînyalek 5V ku dikare heya 50mA radest bike. , û yek pin (RES) parastî. Hemî sînyalên ne-hêz ji bilî RES bi Zynq PL ve têne girêdan.
| Pin/Signal | J11 (çavkanî) | J10 (navavêj) | ||
| Terîf | FPGA derzî | Terîf | FPGA derzî | |
| D[2]_P, D[2]_N | Daneyên derketinê | J18, H18 | Ketina daneyê | N20, P20 |
| D[1]_P, D[1]_N | Daneyên derketinê | K19, J19 | Ketina daneyê | T20, U20 |
| D[0]_P, D[0]_N | Daneyên derketinê | K17, K18 | Ketina daneyê | V20, W20 |
| CLK_P, CLK_N | Hilbera saetê | L16, L17 | Ketina saetê | N18, P19 |
| CEC | Kontrola Elektronîkî ya Serfkaran dualî (vebijarkî) | G15 | Kontrola Elektronîkî ya Serfkaran dualî (vebijarkî) | H17 |
| SCL, SDA | DDC dualî (vebijarkî) | M17, M18 | DDC dualî | U14, U15 |
| HDP/HPA | Têketina tespîtkirina fîşa germ (berepaş, vebijarkî) | R19 | Derketina îsbatkirina Hot-plug | T19 |
Tablo 10.1. Danasîn û peywira pin HDMI.
Nîşaneyên TMDS
HDMI/DVI navbeynkariya weşana vîdyoya dîjîtal a bi leza bilind e ku bi karanîna nîşana cûdahiya veguhêz-kêmkirî (TMDS) bikar tîne. Ji bo karanîna rast a yek ji portên HDMI-yê, pêdivî ye ku di Zynq PL-ê de veguhezkerek an wergirê standard-lihevhatî were bicîh kirin. Agahiyên pêkanînê li derveyî çarçoveya vê manualê ne. Li ser depoya IP Core ya vîdyo-pirtûkxaneyan binihêrin Digilent GitHub (https://github.com/Digilent) ji bo IP-ya referansa amade-bikaranîna.
sînyalên alîkar
Kengê ku lavabek amade ye û bixwaze hebûna xwe ragihîne, ew pîneya peydakirina 5V0 bi pîneya HPD ve girêdide. Li ser Arty Z7, ev bi ajotina nîşana Hot Plug Assert bilind tê kirin. Têbînî ku ev tenê piştî ku xulamek kanalek DDC di Zynq PL-ê de hate bicîh kirin û amade ye ku daneya dîmenderê ragihîne were kirin.
Kanala Daneyên Dîmenê, an jî DDC, berhevokek protokolan e ku pêwendiya di navbera dîmenderê (navavêj) û adapterê grafîkê (çavkanî) de pêk tîne. Guhertoya DDC2B li ser bingeha I2C-ê ye, serwerê otobusê çavkanî ye û xulamê otobusê lavaboyê ye. Gava ku çavkaniyek astek bilind li ser pina HPD-ê nas dike, ew li ser otobusa DDC-ê ji bo kapasîteyên vîdyoyê dipirse. Ew diyar dike ka lavabok bi DVI an HDMI-kar e û kîjan çareseriyê têne piştgirî kirin. Tenê paşê dê veguhestina vîdyoyê dest pê bike. Ji bo bêtir agahdarî serî li taybetmendiyên VESA E-DDC bidin.
Kontrola Elektronîkî ya Serfkaran, an CEC, protokolek vebijarkî ye ku dihêle ku peyamên kontrolê li ser zincîreyek HDMI di navbera hilberên cihêreng de werin derbas kirin. Bûyerek karanîna gelemperî televizyonek e ku peyamên kontrolê derbas dike ku ji dûrdestek gerdûnî berbi DVR an wergirê satelîtê ve tê. Ew protokolek yek-têl e ku di asta 3.3V de bi pinek I/O ya bikarhênerê Zynq PL ve girêdayî ye. Têl dikare bi rengek vekirî-vekirî were kontrol kirin ku destûrê dide ku gelek cîhazên têlek CEC ya hevpar parve bikin. Ji bo bêtir agahdarî serî li pêveka CEC-ê ya HDMI 1.3 an taybetmendiyên paşîn bidin.
Çavkaniyên Saetê
Arty Z7 50 peyda dike MHz () demjimêra têketina Zynq PS_CLK, ku ji bo çêkirina demjimêran ji bo her yek ji bine pergalên PS-ê tê bikar anîn. 50 MHz () input dihêle ku pêvajo bi frekansa herî zêde 650 bixebite MHz () û kontrolkerê bîra DDR3 ku herî zêde li 525 MHz () (1050 Mbps) kar dike. Presetên Arty Z7 Zynq file li ser peyda dibe Navenda Çavkaniyê ya Arty Z7 (https://reference.digilentinc.com/reference/programmable-logic/arty-z7/start) dikare di projeyek Vivado-yê de di bingeha IP-ya Pergala Pêvajoya Zynq de were veguheztin da ku Zynq bi rêkûpêk mîheng bike da ku bi 50-ê re bixebite MHz () saeta input.
PS xwedan PLL-ya taybetî ye ku karibe heya çar demjimêrên referansê çêbike, her yek bi frekansên vesazkirî, ku dikare ji bo demjimêrkirina mantiqa xwerû ya ku di PL-ê de hatî bicîh kirin were bikar anîn. Wekî din, Arty Z7 125-a derveyî peyda dike MHz () demjimêra referansê rasterast ji pin H16 ya PL re. Demjimêra referansa derveyî dihêle ku PL bi tevahî ji PS-ê serbixwe were bikar anîn, ku dikare ji bo serîlêdanên hêsan ên ku pêvajoyek hewce nake bikêr be.
PL-ya Zynq di heman demê de MMCM û PLL-yên ku dikarin werin bikar anîn ji bo hilberîna demjimêrên bi frekansên rastîn û têkiliyên qonaxê jî vedigirin. Yek ji çar demjimêrên referansa PS an 125 MHz () demjimêra referansa derveyî dikare wekî têketinek ji MMCM û PLL re were bikar anîn. Arty Z7-10 2 MMCM û 2 PLL hene, û Arty Z7-20 4 MMCM û 4 PLL hene. Ji bo ravekek bêkêmasî ya kapasîteyên çavkaniyên demjimêrkirina Zynq PL, serî li "Rêbernameya Bikarhêner a Çavkaniyên Demjimêra Series 7 FPGA" ya ku ji Xilinx ve tê peyda kirin.
Wêneyê 11.1 nexşeya demjimêrê ya ku li ser Arty Z7 hatî bikar anîn destnîşan dike. Têbînî ku derketina demjimêra referansê ji Ethernet PHY wekî 125 tê bikar anîn MHz () demjimêra referansê ya PL-ê, da ku lêçûna tevlêbûna oscillatorek taybetî ya ji bo vê armancê qut bike. Bînin bîra xwe ku CLK125 dê bête neçalak kirin dema ku Ethernet PHY (IC1) di vesazkirina hardware de bi ajotina nîşana PHYRSTB kêm were girtin.
Wêne 11.1. Arty Z7 demjimêr.
I/O bingehîn
Di panela Arty Z7 de du LED-yên sê-reng, 2 guhêrbar, 4 bişkokên bişkojk, û 4 LED-yên ferdî hene ku di Figure 12.1 de têne xuyang kirin. Bişkojk û guhêrbarên slide bi Zynq PL-ê bi berxwedêrên rêzê ve têne girêdan da ku pêşî li zirarê ji çerxên kurt ên bêhiş bigire (heke pêleka FPGA-yê ku ji bişkojka pêçandinê an guhêrbarek slide-yê hatî veqetandin bi nezanî wekî encamek were destnîşan kirin dibe ku pêlek kurt çêbibe). Çar bişkokên bişkojk guhêrbarên "demkî" ne ku bi gelemperî gava ku ew di rihetiyê de ne hilberek hindik çêdikin, û tenê dema ku têne pêl kirin hilberek bilind çêdikin. Veguheztinên slide li gorî pozîsyona xwe têketinên domdar bilind an kêm çêdikin.
Wêne 12.1. Arty Z7 GPIO ().
Çar LED-yên ferdî yên bikêrhatî bi anodê bi Zynq PL-ê ve bi berxwedêrên 330-ohm ve têne girêdan, ji ber vê yekê ew ê gava ku volqeyek bilind a mentiqî vekin.tage li ser pînê I/O ya wan tê sepandin. LED-ên din ên ku ji hêla bikarhêner ve nayên gihîştinê hêz-on, statûya bernamesaziya PL, û rewşa porta USB û Ethernet destnîşan dikin.
LEDs Tri-Color
Di panela Arty Z7 de du LED-yên sê-reng hene. Her sê-reng LED () sê sînyalên têketinê hene ku katodên sê LED-yên piçûktir ên hundurîn dimeşînin: yek sor, yek şîn û yek kesk. Afirandina sînyala ku bi yek ji van rengan re bilind dibe dê hundurê ronî bike LED (). Nîşaneyên têketinê ji hêla Zynq PL ve bi transîstorek ve têne rêve kirin, ku sînyalan berovajî dike. Ji ber vê yekê, ji bo ronîkirina sê-rengê LED (), pêdivî ye ku nîşanên têkildar bilind bibin. Sê reng LED () dê rengek bi berhevoka LED-ên hundurîn ên ku niha têne ronî kirin ve girêdayî ye. Ji bo example, eger sînyalên sor û şîn bilind û kesk nizm be, sê-reng LED () dê rengê binefşî derxe.
Digilent bi tundî pêşniyar dike ku dema ku LED-yên sê-reng dişoxilînin modulasyona pulse-width (PWM) bikar bînin. Dê ajotina yek ji têketinê ber bi mantiqek domdar '1' ve bibe LED () di astek nerehetî ya ronî de têne ronî kirin. Hûn dikarin ji vê yekê dûr bisekinin ku yek ji sînyalên sê-rengî bi çerxa karekî ji% 50-ê zêdetir nayên ajotin. Bikaranîna PWM di heman demê de paleta rengê potansiyela lîderê sê-reng jî pir berfireh dike. Bi ferdî verastkirina çerxa peywirê ya her reng di navbera 50% û 0% de dibe sedem ku rengên cihêreng bi tundiyên cihêreng werin ronî kirin, û dihêle ku hema hema her reng were xuyang kirin.
Derketina Mono Audio
Keçika bihîstwerê ya servekirî (J13) ji hêla Parzûna Rêza 4-emîn a Sallen-Key Butterworth Low-pass ve tê rêve kirin ku hilberîna dengek mono peyda dike. Çerxa parzûna nizm-derbasbûnê di Xiflteya 14.1 de tê nîşandan. Ketina parzûnê (AUD_PWM) bi pêla Zynq PL R18 ve girêdayî ye. Têketinek dîjîtal dê bi gelemperî îşaretek drav-vekirî ya ku ji hêla FPGA-yê ve hatî hilberandin (PWM) an modulasyona bi dendika pêlê (PDM) be. Pêdivî ye ku îşaret ji bo mantiqa '0' nizm were ajotin û ji bo mantiq '1' di navbergiriya bilind de were hiştin. Berxwedêrek hilkişînê ya li ser rêkê li ser rêyek analog a paqij 3.3V dê volga rast saz biketage ji bo mantiqa '1'. Parzûna kêm-derbasbûnê ya li ser têketinê dê wekî parzûnek nûavakirinê tevbigere da ku sînyala dîjîtal a modulkirî ya bi firehiya pulsê veguherîne volgayek analog.tage li ser derana jack audio.
(Wêne 13.1. Circuit Output Audio.
Nîşana girtina deng (AUD_SD) ji bo qutkirina derana deng tê bikar anîn. Ew bi Zynq PL pin T17 ve girêdayî ye. Ji bo ku derana deng bikar bînin, divê ev sînyala berbi mentiqê bilind ve were rêve kirin.
Bersiva frekansê ya Parzûna Kêm-Passê ya SK Butterworth di jimar 13.2 de tê xuyang kirin. Analîzkirina AC ya dorpêçê bi karanîna NI Multisim 12.0 tête kirin.
Wêne 13.2. Bersiva Frequency Output Audio.
Modulation Pulse-Width
Nîşanek pêl-pêhnahî-modulkirî (PWM) zincîreyek pêlên li hin frekansa sabît e, ku her pêl bi potansiyel xwedan firehiyek cûda ye. Ev sînyala dîjîtal dikare di parzûnek kêm-derbasa hêsan re derbas bibe ku forma pêla dîjîtal yek dike da ku volek analog hilberîne.tage ku bi firehiya nebza navînî ya li ser hin navberê re têkildar e (navber ji hêla frekansa qutkirina 3dB ya parzûna nizm-derbasbûnê û frekansa pêlê ve tê destnîşankirin). Ji bo example, heke pêl bi navînî 10% ji heyama nebza berdest bilind bin, wê gavê entegrator dê nirxek analog ku 10% ji Vdd vol e çêbike.tage. Xiflteya 13.1.1 pêlekek ku wekî sînyala PWM tê temsîl kirin nîşan dide.
Wêne 13.1.1. PWM Waveform.
Pêdivî ye ku sînyala PWM were yek kirin da ku volek analog diyar biketage. Frekansa parzûna nizm-derbasbûnê ya 3dB divê rêzek mezinahiyê ji frekansa PWM kêmtir be da ku enerjiya sînyalê li frekansa PWM ji sînyalê were fîltre kirin. Ji bo exampLe, heke îşaretek dengî divê heya 5 kHz agahdariya frekansê hebe, wê hingê divê frekansa PWM bi kêmî ve 50 kHz be (û çêtir e ku hêj bêtir). Bi gelemperî, di warê dilsoziya sînyala analogê de, frekansa PWM çiqasî bilindtir be, ew çêtir e. Xiflteya 13.1.2 temsîla entegratorek PWM nîşan dide ku volqeyek derketinê çêdike.tage bi entegrekirina trêna nebşê. Nîşana derketina parzûnê ya rewşa domdar binihêrin ampRêjeya lîtûde ya bi Vdd re heman çerxa karûbarê nebza-firehiyê ye (çerxa peywirê wekî dema nebza-bilind bi dema nebza-pencereyê ve tê dabeş kirin).
Figure 13.1.2. PWM Output Voltage.
Çavkaniyên Vegere
Power-on Reset
Zynq PS îşaretên vesazkirina hêza derveyî piştgirî dike. Veguheztina hêzê vesazkirina sereke ya tevahiya çîpê ye. Ev sînyala her qeyda di cîhaza ku dikare were vegerandin ji nû ve vedike. Arty Z7 vê nîşanê ji sînyala PGOOD ya rêvekera hêzê ya TPS65400 dimeşîne da ku pergalê ji nû ve bigire heya ku hemî dabînkirina hêzê derbasdar bin.
Guhertina Bişkojka Pêl Bernameyê
Guhezkerek bişkojka PROG, bi nîşana PROG, Zynq PROG_B vedike. Ev PL-yê ji nû ve vedike û dibe sedem ku DONE bê îdiakirin. PL dê bê mîheng bimîne heya ku ji hêla pêvajoyê an bi J-yê ve ji nû ve were bernamekirinTAG.
Reset Subsystem Processor
Vesazkirina pergala derveyî, bi navê SRST, cîhaza Zynq-ê bêyî ku hawîrdora debugê aciz bike ji nû ve vedike. Ji bo exampLe, xalên veqetandinê yên berê yên ku ji hêla bikarhêner ve hatî destnîşan kirin piştî vesazkirina pergalê derbasdar dimînin. Ji ber fikarên ewlehiyê, veavakirina pergalê hemî naveroka bîranînê di nav PS-ê de, tevî OCM, jê dike. PL jî di dema vesazkirina pergalê de tê paqij kirin. Veavakirina pergalê nahêle ku pîneyên xêzkirina moda bootê ji nû ve werin nûve kirinampbirin.
Bişkoka SRST di heman demê de dibe sedem ku îşaretek CK_RST were guheztin da ku li ser her mertalên pêvekirî vesazkirinê bide destpêkirin.
Pmod Ports
Portên Pmod girêdanên jin ên 2×6, rast-goşe, 100-milî ne ku bi sernavên 2×6 pin standard re têkildar in. Her porta Pmod a 12-pin du 3.3V peyda dike VCC () sînyalên (pêlên 6 û 12), du sînyalên Erdê (pêncên 5 û 11), û heşt îşaretên mantiqê, wek ku di jimar 15.1 de têne xuyang kirin. Ew VCC () û Pînên erdê dikarin heya 1A-ya niha radest bikin, lê pêdivî ye ku bal were kişandin ku ji budceya hêzê ya rêgezên serhêl an dabînkirina hêzê ya derveyî derbas nebe (li sînorên 3.3V yên niha yên rêhesinê yên ku di beşa "Pêşkêşkirina hêzê" de hatine rêz kirin binêre) .
(https://reference.digilentinc.com/_detail/reference/programmable-logic/arty-z7/arty-z7-pmod.png?id=reference%3Aprogrammable-logic%3Aartyz7%3Areference-manual)
Wêne 15.1. Pmod Port Diagram
Digilent berhevokek mezin a panelên pêvekê yên Pmod-ê çêdike ku dikare bi girêdanên berfirehkirina Pmod ve girêbide da ku fonksiyonên amade yên mîna A/D, D/A, ajokarên motorê, senzor, û fonksiyonên din zêde bike. Dîtin www.digilentinc.com (http://www.digilentinc.com) ji bo bêtir agahîya.
Her porta Pmod ku li ser panelên Digilent FPGA tê dîtin, dikeve yek ji çar kategoriyan: standard, MIO ve girêdayî, XADC, an leza bilind. Arty Z7 du portên Pmod hene, ku her du jî celebê leza bilind in. Beşa jêrîn celebê leza bilind a porta Pmod diyar dike.
Pmodên Leza Bilind
Pmodên Leza Bilind îşaretên wan ên daneyê wekî cotên cudahiyê yên lihevhatî yên impedansê têne rêve kirin ji bo leza guheztina herî zêde. Ji bo parastina lêzêdekirî pêlên barkirina berxwedêran hene, lê Arty Z7 bi van barkirî wekî şuntên 0-Ohm têne barkirin. Digel ku berxwedêrên rêzê veqetandî, van Pmod li hember çerxên kurt parastinê nadin lê rê didin ku leza guheztinê pir zûtir bikin. Nîşan bi sînyalên cîran ên di heman rêzê de têne berhev kirin: pin 1 û 2, pin 3 û 4, pin 7 û 8, û pin 9 û 10.
Şopên 100 ohms (+/- 10%) cûda têne rêve kirin.
Ger pêlên li ser vê portê wekî nîşaneyên yek-dawî werin bikar anîn, dibe ku cotên hevedudanî hevpeyivîn nîşan bidin. Di serîlêdanên ku ev fikar e, divê yek ji îşaretan were zexm kirin (wê ji FPGA nizm bikişîne) û cotê xwe ji bo îşaretek-dawiya nîşanê bikar bîne.
Ji ber ku Pmodên Leza Bilind li şûna berxwedêrên parastinê şuntên 0-ohm hene, pêdivî ye ku operator tedbîran bigire da ku ew nebin sedema kurtefîlman.
Arduino / ChipKIT Mertal Connector
Arty Z7 dikare bi mertalên standard Arduino û chipKIT ve were girêdan da ku fonksiyona berfireh zêde bike. Di dema sêwirana Arty Z7 de lênihêrîna taybetî hate girtin da ku pê ewle bibe ku ew bi piraniya mertalên Arduino û chipKIT-ê yên li sûkê re hevaheng e. Girêdana mertalê xwedan 49 pinên bi Zynq PL-ê ve girêdayî ye ji bo I/O-ya dîjîtal a gelemperî li ser Arty Z7-20 û 26 li ser Arty Z7-10. Ji ber nermbûna FPGA-yê, mimkun e ku meriv van pinan tenê ji bo her tiştî bikar bîne, di nav de xwendin/nivîsandina dîjîtal, girêdanên SPI, girêdanên UART, girêdanên I2C, û PWM. Şeş ji van pîneyan (bi navnîşana AN0-AN5) di heman demê de dikarin wekî têketinên analogê yên yek-dawî yên bi navgîniya têketinê 0V-3.3V jî werin bikar anîn, û şeşên din (bi AN6-11-ê binavkirî) dikarin wekî têketinên analog ên cihêreng werin bikar anîn.
Nîşe: Arty Z7 bi mertalên ku sînyalên dîjîtal an analog 5V derdixin re ne hevaheng e. Pînên ajotinê li ser girêdana mertalê Arty Z7 li jor 5V dibe ku zirarê bide Zynq.
(https://reference.digilentinc.com/_media/reference/programmable-logic/arty-z7/arty-z7-shield.png)
Wêne 16.1. Mertalê Pin Diagram.
| Navê Pîneyê | Fonksiyon Mertalê | Têkiliya Arty Z7 |
| IO0–IO13 | Pînên I/O yên armanca giştî | Binêre beşa bi sernavê "Mertal I/O dîjîtal" |
| IO26–IO41, A (IO42) | Arty Z7-20 Pînên I / O armanca gelemperî | Binêre beşa bi sernavê "Mertal I/O dîjîtal" |
| SCL | Saeta I2C | Binêre beşa bi sernavê "Mertal I/O dîjîtal" |
| SDA | Daneyên I2C | Binêre beşa bi sernavê "Mertal I/O dîjîtal" |
| SCLK () | Saeta SPI | Binêre beşa bi sernavê "Mertal I/O dîjîtal" |
| MOSI () | Daneyên SPI derketin | Binêre beşa bi sernavê "Mertal I/O dîjîtal" |
| MISO () | Daneyên SPI di nav de | Binêre beşa bi sernavê "Mertal I/O dîjîtal" |
| SS | SPI Slave Hilbijêre | Binêre beşa bi sernavê "Mertal I/O dîjîtal" |
| A0–A5 | Input Analog Yek-Ended | Binêre beşa bi sernavê "Mertala Analog I/O" |
| A6–A11 | Input Analog Cûda | Binêre beşa bi sernavê "Mertala Analog I/O" |
| Navê Pîneyê | Fonksiyon Mertalê | Têkiliya Arty Z7 |
| V_P, V_N | Têkdana Analogê ya Cûdahî ya veqetandî | Binêre beşa bi sernavê "Mertala Analog I/O" |
| XGND | XADC Analog Ground | Bi torê ve girêdayî ye ku ji bo ajotina referansa erdê XADC li ser Zynq (VREFN) tê bikar anîn |
| XVREF | XADC Analog Voltage Çavkanî | Bi trêna 1.25 V, 25mA ve girêdayî ye ku ji bo ajotina XADC voltagreferansa li ser Zynq (VREFP) |
| N/C | Ne girêdayî ye | Ne girêdayî ye |
| IOREF | Digital I/O Voltage referans | Bi Raila Hêzê ya Arty Z7 3.3V ve girêdayî ye (Li beşa "Pêşkêşkirina Hêzê" binêre) |
| RST | Vegere ser Shield | Bi bişkoja sor "SRST" û MIO pin 12 ya Zynq ve girêdayî ye. Dema ku JP1 kurt dibe, ew jî bi sînyala DTR ya pira FTDI USB-UART ve girêdayî ye. |
| 3V3 | 3.3V Hêza Rail | Bi Raila Hêzê ya Arty Z7 3.3V ve girêdayî ye (Li beşa "Pêşkêşkirina Hêzê" binêre) |
| 5V0 | 5.0V Hêza Rail | Bi Raila Hêzê ya Arty Z7 5.0V ve girêdayî ye (Li beşa "Pêşkêşkirina Hêzê" binêre) |
| GND (), G | Erd | Bi balafira Erdê ya Arty Z7 ve girêdayî ye |
| VIN | Input Power | Bi girêdana dabînkirina hêzê ya derveyî (J18) re paralel ve girêdayî ye. |
Tablo 16.1. Shield Pin Danasîna.
Mertal I/O dîjîtal
Pînên ku rasterast bi Zynq PL-ê ve girêdayî ne dikarin wekî têketin an derketinên gelemperî werin bikar anîn. Van pinan I2C, SPI, û Pînên I/O-armanca gelemperî hene. Di navbera FPGA û Pînên I/O yên dîjîtal de 200 berxwedêrên rêza Ohm hene ku ji bo peydakirina parastinê li hember şebekeyên kurt ên qezayê (ji xeynî sînyalên AN5-AN0, ku berxwedanên rêzê tune ne, û sînyalên AN6-AN12, yên ku xwedî Berxwedanên rêza 100 Ohm). Hejmara xebitandinê ya herî zêde û pêşniyarkirî ya bêkêmasîtages ji bo van pîneyan di tabloya jêrîn de hatine destnîşan kirin.
IO26-IO41 û A (IO42) li ser Arty Z7-10 nayên gihîştin. Di heman demê de, AN0-AN5 nikare wekî I/O dîjîtal li ser Arty Z7-10 were bikar anîn. Ev ji ber ku li ser Zynq-7010-ê ji Zynq-7020-ê kêmtir pinên I/O hene.
| Absolute Minimum Voltage | Hêjmara Operasyona Kêmtirîn Pêşniyar kirintage | Pêşniyara herî zêde Voltage | Absolute Maximum Voltage | |
| Powered | -0.4 V | -0.2 V | 3.4 V | 3.75 V |
| Bê hêz | -0.4 V | N/A | N/A | 0.55 V |
Tablo 16.1.1. Shield Digital Voltages.Ji bo bêtir agahdarî li ser taybetmendiyên elektrîkê yên pîneyên ku bi Zynq PL-ê ve girêdayî ne, ji kerema xwe bibînin Daneya rûpelê Zynq-7000
(ds187-XC7Z010-XC7Z020-Data-Sheet) ji Xilinxê.
Mertalê Analog I/O
Pînên bi navê A0-A11 û V_P/V_N wekî têketinên analog ên modula XADC ya Zynq têne bikar anîn. Zynq li bendê ye ku têketin di navbera 0-1 V de bin. Li ser pîneyên bi nîşana A0-A5 em çerxek derveyî bikar tînin da ku volga têketinê kêm bikin.tage ji 3.3V. Ev çember di jimar 16.2.1 de hatiye nîşandan. Ev dorhêl dihêle ku modula XADC bi rasthatî her volkê bipîvetage di navbera 0V û 3.3V de (girêdayî Arty Z7 GND ()) ku li ser yek ji van pinan tê sepandin. Ger hûn dixwazin pînên bi navnîşana A0-A5 wekî têketin an derketinên dîjîtal bikar bînin, ew di heman demê de rasterast bi Zynq PL-ê ve berî çerxa dabeşkera berxwedanê (di Figure 16.2.1 de jî tê xuyang kirin) li ser Arty Z7-20 têne girêdan. Ev pêwendiya pêvek li ser Arty Z7-10 nayê çêkirin, ji ber vê yekê ev îşaret tenê dikarin wekî têketinên analog li ser wê variantê werin bikar anîn.
(https://reference.digilentinc.com/_media/reference/programmable-logic/arty-z7/arty-z7-shield-an.png)
Wêne 16.2.1. Têketinên Analogê yên Yekgirtî.
Pînên bi nîşana A6-A11 rasterast bi 3 cot pinên jêhatî yên analog ên li ser Zynq PL-ê bi navgîniya parzûnek dij-aliasing ve têne girêdan. Ev çember di jimareya 16.2.2 de hatiye nîşandan. Van cotên pinan dikarin wekî têketinên analog ên cihêreng ên bi voltage ferqa di navbera 0-1V. Hejmarên zewacê bi pîneyên erênî yên cotê ve û jimareyên xerîb bi pîneyên neyînî ve têne girêdan (ji ber vê yekê A6 û A7 cotek têketina analog ava dikin ku A6 erênî û A7 neyînî ye). Bala xwe bidinê ku her çend pêlên ji bo kondensatorê hene jî, ew ji bo van pinan nayên barkirin. Ji ber ku pinên FPGA-ê yên ku bi analog-kapasîteyê jî dikarin mîna pinên FPGA-ya dîjîtal ên normal werin bikar anîn, di heman demê de gengaz e ku meriv van pinan ji bo I/O-ya dîjîtal jî bikar bîne.
Pînên bi navên V_P û V_N bi têketinên analog ên veqetandî yên VP_0 û VN_0 yên FPGA ve têne girêdan. Ev cotek pin di heman demê de dikare wekî têketinek analogek dîferansalî bi voltage di navbera 0-1V de, lê ew nikarin wekî I/O dîjîtal werin bikar anîn. Kapasîtorê di çerxa ku di Xiflteya 16.2.2 de tê nîşandan ji bo vê cotê pîneyan li Arty Z7 tê barkirin.
Wêne 16.2.2. Têketinên Analogê yên Cûda.
Navika XADC ya di nav Zynq de veguhezkerek analog-bo-dîjîtal 12-kanalek du-kanal e ku dikare di 1 MSPS-ê de bixebite. An kanal dikare ji hêla yek ji ketina analogê ve girêdayî bi pinên mertal ve were rêve kirin. Naveroka XADC ji sêwirana bikarhêner bi navgîniya Porta Veavakirina Dînamîk (DRP) ve tê kontrol kirin û tê gihîştin. DRP di heman demê de gihîştina voltage çavdêrên ku li ser her yek ji rêlên hêzê yên FPGA hene, û senzorek germahiyê ya ku di hundurê FPGA de ye. Ji bo bêtir agahdarî li ser karanîna bingeha XADC, serî li belgeya Xilinx-ê ya bi sernavê "7 Series FPGA û Zynq-7000 Hemî SoC Bernamekirî XADC Dual 12-Bit 1 MSPS Analog-to-Digital Converter". Di heman demê de gengaz e ku meriv rasterast bi karanîna PS-ê, bi navgîniya "PS-XADC" ve bigihîje bingeha XADC. Ev navbeynkar di beşa 30-an de bi tevahî tête diyar kirin Zynq
Destûra Çavkaniya Teknîkî ( ug585-Zynq-7000-TRM [PDF]). rm (https://reference.digilentinc.com/tag/rm?do=showtag&tag=rm), dok (https://reference.digilentinc.com/tag/doc?do=showtag&tag=doc), arty-z7
(https://reference.digilentinc.com/tag/arty-z7?do=showtag&tag=arty-z7)
Aboneyê Nûçenameya me bibin
| Nav |
| Paşnav |
| Navnîşana emailê |
| Hevkarên me Zanîngeha Xilinx Bername (https://store.digilentinc.com/partneuniversity-program/) Hevkarên Teknolojiyê (https://store.digilentinc.com/technolpartners/) Belavker (https://store.digilentinc.com/ourdistributors/) |
Piştgiriya Teknîkî Forum (https://forum.digilentinc.com) Çavkanî Wiki (https://reference.digilentinc.com) Paqij bûn (https://store.digilentinc.com/contactus/) |
| Agahiyên Mişterî(https://youtube.com/user/digilentinc) FAQ(https://resource.digilentinc.com/verify) Agahiya Store (https://store.digilentinc.com/store-info/) |
Agahiyên Pargîdaniyê
Çûna nava |
Belge / Çavkanî
 |
Lijneya Pêşveçûna DIGILENT Arty Z7 [pdf] Rêbernameya Bikarhêner Lijneya Pêşveçûnê Arty Z7 |
